Diseo de mquinas de estado finito y VHDL | Hardware Online Course by Udemy

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Un reloj digital con alarma

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Diseo de mquinas de estado finito y VHDL

Crea una mquina de estado finito (FSM), desde los requisitos que nos llegan, que pueden ser unos vagos enunciados en papel, hasta modelar lo que se busca en hardware, a travs de una descripcin con VHDL. Aprende a disear una FSM con analogas a la teora de sistemas digitales. Para ello, seguiremos el proceso de diseo de un reloj digital con alarma, con nfasis en la mquina de estado. Tras este curso podrs responder a las siguientes preguntas: de dnde sale una FSM?qu es un estado?qu es una transicin?cmo se construye el diagrama de estados?cul es el cdigo que describe una FSM en VHDL?NOTA: Aunque en este curso se entrega el cdigo de un reloj digital con alarma completamente funcional, el objetivo del curso no es explicar toda la lgica detrs del mdulo, solamente se utiliza como ejemplo para derivar la FSM. ContenidoEn la Introduccin veremos el producto final, un reloj digital con alarma funcional. Despus, comenzaremos con el Diseo de reloj, donde estableceremos los requisitos y seguiremos el proceso de diseo hasta obtener una mquina de estado finito y su cdigo en VHDL. Hasta all tenemos la mitad del trabajo, falta agregar la lgica de la alarma, misma que desarrollamos en la seccin Diseo de alarma. Tras la prctica, hablamos sobre conceptos asociados al diseo de FSM, en la seccin Teora de FSM. Finalmente, se resume todo lo hecho en una especie de resumen, en la ultima leccin.

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